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verilog 问题列表
问题 下列哪些Verilog的基本门级元件是多输出()A、nandB、norC、andD、not

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问题 RTL

问题 在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64

问题 在case语句中至少要有一条()语句

问题 用assign描述的语句我们一般称之为()逻辑,并且它们是属于并行语句,即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或()逻辑,并且它们是属于串行语句,即于语句的书写有关。

问题 ASIC

问题 在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64

问题 在进程中什么情况下综合为时序电路?什么情况下综合为组合电路?

问题 已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111,而y的4位的补码为()

问题 EDA缩写的含义为()

问题 完整的条件语句将产生()电路,不完整的条件语句将产生()电路。

问题 怎样理解在进程语句中,阻塞语句没有延迟这句话?

问题 Verilog HDL语言进行电路设计方法有哪几种?

问题 怎样理解在进程语句中,阻塞语句没有延迟这句话?