Verilog程序的基本设计单元是“模块”( module)。() 此题为判断题(对，错)。

题目内容（请给出正确答案）

Verilog程序的基本设计单元是“模块”( module)。()

此题为判断题(对，错)。

参考答案

考题 26、verilog中经常使用（）来表示一个常量，用以提高程序的可读性，且经常用于定义变量的宽度A．parameterB．defineC．includeD．alwaysE．beginF．module

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考题结构化程序设计方法中的基本模块是过程; 而面向对象程序设计方法中的基本模块是。

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考题 9、Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。

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考题 Verilog允许设计者在一个模块只使用一种抽象层次。

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考题 Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。

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考题 Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块

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考题 11、Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块

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考题在一个模块里面定义的变量与函数，默认为私有的，如果要想对外暴露其内部的私有变量与函数，只能通过（）实现A．module.importsB．module.exportsC．module.throwsD．module.public

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考题 verilog中经常使用（）来表示一个常量，用以提高程序的可读性，经常用于定义变量的宽度A．parameterB．defineC．includeD．alwaysE．beginF．module

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