用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦

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用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）

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考题常用的硬件描述语言有() A.VHDL、Verilog、c语言B.ABEL、c++C.VHDL、Verilog、ABELD.汇编语言、ABEL、VHDL

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考题用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）

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考题用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）

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考题用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）

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考题用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）

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考题用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐笔试）

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考题如何解决亚稳态。（飞利浦－大唐笔试）

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考题给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）

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考题 FIFO满信号生成机制：将写指针同步到读时钟域，然后检测读写指针的最高位不同，其他位全部相同，则为满。

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