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习题册上的习题8-2：6，7。
参考答案和解析
library ieee;use ieee.std_logic_1164.all;entity tristate is port(en,din:in std_logic; dout:out std_logic);end tristate;architecture art of tristate is begin process(en,din) beginif en='1' then dout else dout'Z';end if;end process;end art;library ieee;use ieee.std_logic_1164.all;entity tr1_buf8 is port(din:in std_logic_vector(7 downto 0); en:in std_logic; dout:out std_logic_vector(7 downto 0));end tr1_buf8;architecture art of tr1_buf8 is begin process(en,din) begin if(en='1') then dout else dout end if; end process; end art;library ieee;use ieee.std_logic_1164.all;entity bidir is port(a,b:inout std_logic_vector(7 downto 0); en,dir:in std_logic);end bidir;architecture art of bidir is signal aout,bout:std_logic_vector(7 downto 0); beginprocess(a,en,dir) begin if((en='0') and (dir='1')) then bout else bout end if; b end process; process(b,en,dir) begin if((en='0') and (dir='0')) then aout else aout end if; a end process; end art;
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