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设计一个8位二进制加法/减法计数器， clr为计数器同步复位端，clr＝0时，计数器清零，load是同步预置控制端，高电平有效。en为使能控制输入端，高电平时，计数器可进行加或减计数，up_down为加减控制端，up_down＝1加法计数，up_down＝0减法计数，clk为时钟端，data[7:0]为预置的数据端，q[7:0]为计数器的输出端。
参考答案和解析
module count8(input clk,reset,output reg[7:0]cout,output reg ov); always @(posedge clk or negedge reset) begin if(!reset)cout<=0; else cout<=cout+1; if(cout==255)ov<=1; else ov<=0; end endmodule
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考题
关于F1系列可编程控制器计数器下面叙述正确的有()。
A、所有计数器都有电池后备，当电源中断时，计数器的当前值仍保持着。B、有计数输入、复位输入、移位输入三个输入端，且复位端优先C、复位输入条件满足，则计数器复位。具体执行的操作是，相应的常开触点断开，常闭触点闭合，计数器当前值寄存器内容清零D、在不满足复位条件的情况下，每检测到计数输入的一个上升沿，计数器计一个数。
考题
在加计数器的设置输入S的(),将预置值PV指定的值送入计数器字。在加计数脉冲CU的(),如果计数值小于(),计数值加1。复位输入端R为1时,计数值被()。计数值大于0时,计数器位(Q)为();计数值为0时,计数器位为()。
考题
图所示逻辑电路，设触发器的初始状态均为“0”。当RD＝1时，该电路的逻辑功能为（ ）。
A．同步八进制加法计数器
B．同步八进制减法计数器
C．同步六进制加法计数器
D．同步六进制减法计数器
考题
在监视回答编码脉冲间隔时，在同步间隔存在期间，使用可预置的减计数器监视时钟计数，当同步间隔脉冲结束时，10微秒和1微秒的减计数器的借位（CT）输出分别为（）时，说明间隔在公差范围之内。A、0（低电平）和0（低电平）B、0（低电平）和1（高电平）C、1（高电平）和0（低电平）D、1（高电平）和1（高电平）
考题
环形计数器的特点是（）。 A、环形计数器的有效循环中，每个状态只含一个1或0B、环形计数器的有效循环中，每个状态只含一个1C、环形计数器的有效循环中，每个状态只含一个0D、环形计数器中，反馈到移位寄存器的串行输入端Dn-1的信号是取自Q0E、环形计数器中，反馈到移位寄存器的串行输入端Dn的信号是取自Q0
考题
8253芯片上有（）个（）位计数器通道，每个计数器有（）种工作方式可供选择。若设定某通道为方式0后，其输出引脚OUT为（）电平；当（）后通道开始计数，（）信号端每来一个脉冲（）就减1；当（），则输出引脚输出（）电平，表示计数结束。
考题
如果计数器的计数脉冲不是同时加到所有触发器的计数输入端，而只加到最低位触发器的计数输入端，其他各级触发器则由相邻的低位触发器来触发，这时计数器称为（）。A、同步计数器；B、异步计数器；C、可逆计数器；D、步计数器。
考题
在加计数器的设置输入S的（），将预置值PV指定的值送入计数器字。在加计数脉冲CU的上升沿，如果计数值小于999，计数值加1。复位输入端R为1时，计数值被清零。计数值大于0时，计数器位（Q）为1；计数值为0时，计数器位为（）。
考题
定时器8253的门控信号GATE作用是门控输入端，用于外部控制计数器的启动或停止计数的操作，（）的作用是计数器的时钟脉冲输入端，用于输入定时脉冲或计数脉冲信号，OUT端作用是定时器的输出端。
考题
n位环形计数器的特点是（）A、环形计数器的有效循环中，每个状态只含一个1或0B、环形计数器的有效循环中，每个状态只含一个1C、环形计数器的有效循环中，每个状态只含一个0D、环形计数器中，反馈到移位寄存器的串行输入端Dn-1的信号是取自Q0E、环形计数器工作时，应避免每个状态可以都是1或都是0
考题
同步计数器和异步计数器的区别是（）。A、前者各触发器的触发脉冲相同，而后者不同B、前者有同步清零端，而后者有异步清零端C、前者有同步置数端，而后者异步置数端D、前者靠同步输入端控制计数规律，而后者靠异步输入端控制计数规律
考题
单选题既可以作为加法计数器又可以作为减法计数器的是（）A
同步计数器B
异步计数器C
可逆计数器D
集成计数器
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