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对于VHDL的编译器和综合器来说，VHDL程序不用区分大小写。
参考答案和解析
4次综合。 (1) 从自然语言转换到VHDL语言算法表示，即自然语言综合； (2)从算法表示转换到寄存器传输级(Register Transport Level，RTL)，即从行为域到结构域的综合，即行为综合； (3) RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合； (4) 从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。软件语言编译器生成的是CPU指令/数据代码：如010010 100010 1100；软件语言编译器与硬件描述语言综合器生成的是为ASIC设计提供的电路网表文件。对应的是硬件结构。
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考题
填空题VHDL程序的基本结构至少应包括（）、结构体两部分和对库的引用声明。
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