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单选题
CPU寄存器应该是（）速存储器。
A
高
B
中
C
低
D
以上任一个
参考答案
参考解析
解析：
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考题
●主存储器和CPU之间增加高速缓冲存储器(Cache)的目的是 (56) 。(56) A．解决CPU、主存速度匹配B．增加CPU通用寄存器数量C．扩大主存容量D．扩大主存容量和增加CPU通用寄存器数量
考题
主存储器和CPU之间增加高速缓冲存储器的目的是()
A.解决CPU和主存之间的速度匹配问题B.扩大主存储器的容量C.扩大CPU中通用寄存器的数量D.既扩大主存容量又扩大CPU通用寄存器数量
考题
在计算机体系结构中，CPU内部包括程序计数器PC、存储器数据寄存器MDR、指令寄存器IR和存储器地址寄存器MAR等。若CPU要执行的指令为：MOV RO，#100(即将数值100传送到寄存器R0中)，则CPU首先要完成的操作是(1)。A．100→ROB．100→MDRC．PC→MARD．PC→IR
考题
主存储器和CPU之间增加Cache的目的是________。A.解决CPU和主存之间的速度匹配问题B.扩大主存储器的容量C.扩大CPU中通用寄存器的数量D.既扩大主存容量又扩大CPU通用寄存器数量
考题
主存储器和CPU之间增设高速缓冲器的目的是( )A.解决CPU和主存之间的速度匹配问题B.扩大主存储的容量C.扩大CPU中通用寄存器的数量D.扩大CPU中通用寄存器的数量和主存储器的容量
考题
主存储器和CPU之间增加Cache的目的是（）。A、解决CPU和主存之间的速度匹配问题B、扩大主存储器容量C、扩大CPU中通用寄存器的数量D、既扩大主存储器容量，又扩大CPU中通用寄存器的数量
考题
在主存储器和CPU之间增设高速缓冲存储器Cache的目的是（）。A、扩大主存储器的容量B、解决CPU与主存储器之间的速度匹配问题C、扩大CPU中通用寄存器的数量D、既扩大主存储器的容量又扩大CPU中通用寄存器的数量
考题
下面数据载体中，按容量递增，速度递减排列的是（）A、CPU内部寄存器，高速缓存器，内存储器B、高速缓存器，CPU内部寄存器，内存储器C、内存储器，高速缓存器，CPU内部寄存器D、内存储器，高速缓存器，CPU内部寄存器
考题
比较寄存器与存储器的不同，下列说法错误的是（）。A、寄存器的存取速度极快，而内存的工作速度较慢B、寄存器数量较少，只能存放少量数据；内存容量很大，适于存储大量数据C、只有寄存器才能够用作目的操作数，而存储器单元不行D、寄存器位于CPU内，一旦CPU造好，不可再扩充；而内存是独立于CPU之外的独立芯片，可扩充
考题
单选题主存储器和CPU之间增加Cache的目的是（ ）。A
解决CPU和主存之间的速度匹配问题B
扩大主存储器容量C
扩大CPU中通用寄存器的数量D
既扩大主存储器容量，又扩大CPU中通用寄存器的数量
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