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CPU中的高速缓冲存储器（Cache）使用的是静态随机存储器。
参考答案
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考题
对使用Pentium4作为CPU的PC机来说，下面关于Cache的叙述中错误的是A．L1 Cache与CPU制作在同一个芯片上B．L2 Cache的工作频率越来越高，但不可能达到CPU的工作频率C．CPU访问Cache时，若“命中”，则不需插入等待状态D．Cache是CPU和DRAM主存之间的高速缓冲存储器
考题
高速缓冲存储器 Cache是位于CPU和主存DRAM之间规模或容量较小但速度很快的存储器。下面是关于Cache的叙述，其中错误的是( )。A．PC中采用的Cache方案兼顾了SRAM的高速特性和DRAM的低成本特性，即达到了即降低成本又提高系统性能的目的B．CPU访问Cache“命中”时，由于Cache的速度与CPU相当，因此CPU就能在零等待状态下迅速地完成数据的读写，而不必插入等待状态C．CPU访问CaChe“未命中”时，信息需从主存(DRAM)传送到CPU，这时CPU要插入等待状态D．L1 Cache的工作频率和CPU的工作频率相等，L2 Cache的工作频率越来越高，但不可能等于CPU的工作频率
考题
● 关于Cache（高速缓冲存储器）的说法中，错误的是（9）（9）A. 在体系结构上，Cache存储器位于主存与CPU 之间B. Cache存储器存储的内容是主存部分内容的拷贝C. 使用Cache存储器并不能扩大主存的容量D. Cache的命中率只与其容量相关
考题
以下关于Cache (高速缓冲存储器)的叙述中，不正确的是（8）A.Cache 的设置扩大了主存的容量
B. Cache 的内容是主存部分内容的拷贝
C.Cache 的命中率并不随其容量增大线性地提高
D.Cache 位于主存与 CPU 之间
考题
下面关于Cache的叙述，错误的是（）A、高速缓冲存储器简称CacheB、Cache处于主存与CPU之间C、程序访问的局部性为Cache的引入提供了理论依据D、Cache的速度远比CPU的速度慢
考题
在一个多主STD总线系统中，使用邮箱通信法，可以实现各个多主CPU模板间的信息传送，所谓“邮箱”是指（）A、各CPU芯片内部的RAMB、高速缓冲存储器（CACHE）C、各多主CPU模板上的SDRAMD、系统存储器
考题
关于高速缓冲存储器cache的描述，不正确的是（）A、cache-是介于cPu和内存之间的一种可高速存取信息的芯片B、cache越大，效率越高C、cache用于解决cPu和RAM之问速度冲突问题D、存放在cache中的数据使用时存在命中率的问题
考题
下面是对高速缓冲存储器（CAChe）的描述，正确的有（）A、CAChe是位于CPU与主存储器之间，对用户是透明的一种高速小容量存储器B、在现代CPU设计技术中，常将CAChe分成一级CAChe和二级CACheC、一级CAChe容量一般较小，二级CAChe的容量相对一级CAChe要大一些D、高速缓存中存放的是正在运行的一小段程序和数据
考题
多选题下面是对高速缓冲存储器（CAChe）的描述，正确的有（）ACAChe是位于CPU与主存储器之间，对用户是透明的一种高速小容量存储器B在现代CPU设计技术中，常将CAChe分成一级CAChe和二级CACheC一级CAChe容量一般较小，二级CAChe的容量相对一级CAChe要大一些D高速缓存中存放的是正在运行的一小段程序和数据
考题
单选题关于高速缓冲存储器cache的描述，不正确的是（）A
cache-是介于cPu和内存之间的一种可高速存取信息的芯片B
cache越大，效率越高C
cache用于解决cPu和RAM之问速度冲突问题D
存放在cache中的数据使用时存在命中率的问题
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