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当维持阻塞型D触发器CP=1，D=1时，Q端（）。

  • A、置1
  • B、置0
  • C、保持
  • D、不确定

参考答案

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考题 由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0、0， 已知输入信号A和脉冲信号CP的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为： A. 1、1 B. 1、0 C. 0、1 D.保持0、0不变
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考题 由两个主从型JK触发器组成的电路如图（a）所示，设Q1、Q2的初始态是00，已知输入信号A和脉冲信号CP的波形，如图（b）所示，当第一个CP脉冲作用后，输出将为（　　）。 A．00 B．01 C．10 D．11
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考题 钟控R－S触发器当（），时，触发器输出Q端为A、置0功能B、置1功能C、保持功能D、禁止状态
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考题 基本的R－S触发器两个输入端R＝1、S＝1，输出端Q＝（）。A、维持原状态B、1C、0
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考题 主从JK触发器的初始状态为0，当J=K=1，CP=1时，Q=1。（）
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考题 维持阻塞型D触发器的状态由CP（）时D的状态决定。A、上升沿B、下降沿C、高电平D、低电平
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考题 当集成维持—阻塞D型触发器的异步置0端RD＝0时，则触发器的次态（）。A、与CP和D有关B、与CP和D无关C、只与CP有关D、只与D有关
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考题 若D触发器的输入D=1，则当CP到来后其输出Q=1。
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考题 关于维持阻塞型D触发器说法错误的是（）。A、CP=1时，输出端的状态随着输入端的变化而变化B、CP=0时，输出端的状态随着输入端的变化而变化C、CP=1时，输出端的状态总比输入端状态变化晚一步D、边沿触发方式可以提高可靠性和抗干扰能力
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考题 对于下降沿触发的D触发器，当时钟CP由1变为0时，触发器的状态Q由0变为1，则该触发器的输入端D为（）。A、无法判断B、任意值C、0D、1
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考题 一个同步RS触发器，R为复位端，S为置位端，它们均为低电平有效，若CP=0，R=1，S=0，则该触发器Q端的状态（）A、维持不变B、变为0C、变为1D、无法判断
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考题 钟控R－S触发器当，S＝0，R＝1时，触发器输出Q端为（）A、置0功能B、置1功能C、保持功能D、禁止状态
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考题 由4个D触发器构成的环形计数器的最高位Q3应与（）相连。A、最高输入端D3B、最高脉冲端CP3C、最低脉冲端CP0D、最低输入端D0
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考题 单选题当集成维持—阻塞D型触发器的异步置0端RD＝0时，则触发器的次态（）。A 与CP和D有关B 与CP和D无关C 只与CP有关D 只与D有关
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