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含异步复位和时钟使能的D触发器 module DFF2(CLK,D,Q,RST,EN); output Q; input CLK,D,RST,EN; reg Q; always @(posedge CLK or negedge____) begin if (!RST) Q <= 0; else if (EN) Q <= D; end endmodule 空格处应该填入:

A.EN

B.0

C.RST

D.Q


参考答案和解析
错误
更多 “含异步复位和时钟使能的D触发器 module DFF2(CLK,D,Q,RST,EN); output Q; input CLK,D,RST,EN; reg Q; always @(posedge CLK or negedge____) begin if (!RST) Q <= 0; else if (EN) Q <= D; end endmodule 空格处应该填入:A.ENB.0C.RSTD.Q” 相关考题
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考题 画出图题5-6所示的边沿D触发器输出Q端的波形,CLK的波形如图所示。(设Q初始状态为0)

考题 试画出图题5-16所示触发器输出Q端的波形,CLK 的波形如图所示。(设Q初始状态为0)

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考题 画出图题5-8所示的JK触发器输出Q端的波形,输入端JK与CLK的波形如图示。(设Q初始状态为0)

考题 画出图题5-5所示的边沿触发D触发器输出端Q端的波形,输入端D与CLK的波形如图所示。(设Q初始状态为0)

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