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在VHDL中,用语句_表示clock的下降沿
A.clock’EVENT
B.clock’EVENT AND clock=’1’
C.clock=’0’
D.clock’EVENT AND clock=’0’
参考答案
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在VHDL中,用语句( )表示检测clock的上升沿。
A.clock’EVENTB.clock’EVENT AND clock=’1′C.Clok=’0′D.clock’EVENT AND clock=’0′
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A.text属性为“Clock”B.class属性为“Clock”C.description属性为“Clock”D.id属性为“Clock”
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